文件名称：verilog中文课件——FPGA学习基础
文件大小：5.71MB
文件格式：RAR
更新时间：2013-09-11 08:10:14
verilog
学习FPGA的基础中文课件module muxtwo (out, a, b, sel); input a, b, sel; output out; reg out; always @( sel or a or b) if (! sel) out = a; else out = b; endmodule
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Verilog
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