基于FPGA的可重构JH算法设计与实现 (2012年)

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文件名称：基于FPGA的可重构JH算法设计与实现 (2012年)

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更新时间：2024-06-10 22:46:25

工程技术 论文

针对现有可重构JH算法硬件实现方案吞吐量较低的问题，利用查找表方法对S盒进行优化，使改进的Ⅲ算法在现场可编程门阵列上实现时具有速度快和面积小的特点，在此基础上提出一种可重构方案。实验结果证明，该方案最高时钟频率可达322.81MHz，占用1405 slices，具有资源占用少、性能参数较好、功耗较低等特点。