文件名称：基于AVR和CPLD的高速数据采集系统
文件大小：962KB
文件格式：PDF
更新时间：2024-05-06 13:37:13
高速采集 并行数据处理 AVR
为了提高数据采集卡的速度，同时降低成本，设计一种并行数据采集系统，要求并行采集速度大于10 Mb/s。整个系统由AVR与CPLD控制实现，通过MAX1308完成模数转换，并设计搭建了其外围电路。采用12路数据存储模式存储高速采集的数据。实验依据存储要求搭建硬件电路并调试，示波器显示的波形结果8组脉冲序列完全对齐，没有出现时序混乱，同时并行处理过程中不相互影响，实现了低成本高速多路采集的设计要求。