文件名称：verilog:verilog 作业
文件大小：37KB
文件格式：ZIP
更新时间：2024-07-22 03:48:15
Verilog
verilog verilog 作业
【文件预览】：
verilog-master
----test_adder_acc.v(3KB)
----top_pic.v(11KB)
----test_al_clk_counter.v(3KB)
----kbd_if.v(1KB)
----counter.v(1KB)
----irq_list.v(3KB)
----test_pic.v(7KB)
----stub_digits_to_7seg.v(512B)
----edge_to_pulse.v(1KB)
----carry_lookahead.v(2KB)
----pic.vh(221B)
----tb.v(1KB)
----bcd_clock.v(3KB)
----test_counter.v(1KB)
----test_bcd_clock.v(3KB)
----adder_acc.v(2KB)
----keycodes.vh(516B)
----al_clk_counter.v(5KB)
----disp_drvr.v(5KB)
----pic.v(9KB)
----test_edge_to_pulse.v(1KB)
----mux.v(798B)
----register.v(534B)
----test_adder.v(1KB)
----test_disp_drvr.v(1KB)
----test_kbd_if.v(2KB)
----adder.v(1KB)
----freq_div.v(818B)
----test_freq_div.v(741B)
----PS2_Keyboard.v(5KB)
----test_time_gen.v(955B)
----test_mux.v(1KB)
----al_reg.v(559B)
----mux_sel.vh(136B)
----al_controller.v(9KB)
----Makefile(2KB)
----alarm_clock.v(7KB)
----basys2.v(4KB)
----test_al_controller.v(2KB)
----README.md(33B)
----test_carry_lookahead.v(2KB)
----test_register.v(2KB)
----time_gen.v(2KB)