文件名称：基于FPGA的ARQ功能的实现
文件大小：63KB
文件格式：RAR
更新时间：2020-05-17 09:34:39
verilog
停止等待ARQ主要体现在ACK信号上面，当发送设备未发送数据时，接收设备向发送设备ACK为1的信号，表明接送设备已经准别好接收数据。当接收设备接收数据，ACK为0，表明此时接收设备在接收数据，而接收设备识别后，会将正在发的数据发完，停止发送下一个数据，只有当ACK为1时，才会继续发送数据。
【文件预览】：
ARQ
----arq.v(391B)
----recieve.v(1KB)
----arq_tb.v(811B)
----transmit.v(2KB)
----基于FPGA的ARQ功能的实现.docx(62KB)