文件名称：论文研究-无污染Cache访问控制技术.pdf
文件大小：517KB
文件格式：PDF
更新时间：2022-10-03 00:51:32
论文研究
制造工艺的快速进步给集成电路设计提供了广阔的空间，而发展较慢的设计能力导致难以对片上资源高效利用。目前，高性能处理器片上Cache普遍占到芯片总面积的一半以上，而如何高效、智能地利用片上Cache空间，构建高性能存储系统是处理器微体系结构研究的重要内容。分析了Cache数据污染和猜测执行对处理器性能的影响，并在此基础上提出一种基于数据Tag有效位分裂的无污染Cache访问控制技术—Pease，将原先D-Cache Tag中的一位数据有效位扩展为读数据有效位（RVB）和写数据有效位（WVB）两位，根据RVB和WVB值的不同组合对数据读写访问进行控制。不但充分保留了猜测执行的数据预取性，使污染数据透明化，写入数据时无需对污染数据进行替换操作，消除了污染数据对Cache效率的影响。Pease技术相对于baseline结构来说，IPC的提升幅度为1.05%~8.40%，平均提升4.04%；L1 D-Cache缺失率降低幅度为19.05%~48.16%，平均降低29.66%。