文件名称：模乘
文件大小：139KB
文件格式：ZIP
更新时间：2024-03-08 20:29:20
SystemVerilog
模乘 首先，我们需要使用程序来生成满足第III.B节要求的素数。 另外，需要在$ v $的范围内定义特定的位长，如下所示： for v in range ( 15 , 17 ): 如果要生成NTT质数，请同时定义参数n = 1024 。 例如，如果我们想要$ 32 $位的质数，只需定义range(15,17) 。 然后，根据生成的参数$ v1 $和$ v2 $，可以如下定义km_RTL文件中*模块“ km_rtl.v”的参数： parameter v = 16 ; parameter v1 = 13 ; parameter v2 = 12 ; parameter Q = 32'd4294955009 ; // 2^(2*16) - 2^13 - 2^12 + 1
【文件预览】：
Modular-multiplier-master
----README.md(712B)
----km_RTL()
--------timing_32bit.rep(13KB)
--------exp_re_eli.v(240B)
--------FS.v(136B)
--------default.svf(10KB)
--------FA.v(134B)
--------mul.v(1008B)
--------km_rtl.sdc(4KB)
--------km_rtl.v(3KB)
--------timing_14bit.rep(6KB)
--------timing_24bit.rep(10KB)
--------exp_re.v(505B)
--------tb_kmrand.v(3KB)
--------transcript(108B)
--------area_24bit.rep(1018B)
--------WORK()
--------area_32bit.rep(1018B)
--------area_14bit.rep(1018B)
--------tb_km.v(558B)
--------km_rtl.vh(329KB)
--------command.log(249KB)
----findprime.py(3KB)