文件名称：EE471_Lab2:471的实验2
文件大小：15KB
文件格式：ZIP
更新时间：2024-05-19 04:10:43
SystemVerilog
用于简单MIPS CPU的ALU模块。 马克西米利安·古卢布（Maximilian Golub）和迈克尔·冯·希Perl（Michael Von Hippel） 32位宽 添加 减法 设置小于未签名（SLTU） 也不 零，溢出和负标志。
【文件预览】：
EE471_Lab2-master
----sltu_testbench.sv(582B)
----adder_pg.sv(259B)
----sltu_wave.do(728B)
----adder_testbench.sv(856B)
----Mux_32_2x1_testbench.sv(365B)
----nor_testbench.sv(721B)
----ks_sub.sv(331B)
----alu.do(1KB)
----Mux_32_2x1.sv(374B)
----Mux_32_4x1_testbench.sv(477B)
----nor.sv(432B)
----ALUStimulus.sv(2KB)
----adder_pg_testbench.sv(0B)
----zero_test.do(0B)
----alu_testbench.sv(0B)
----ks_sub.do(911B)
----sltu.sv(533B)
----Mux_32_4x1.sv(495B)
----Mux_32_2x1.do(67B)
----Mux_32_4x1.do(790B)
----adder.do(1KB)
----.gitignore(574B)
----adder.sv(3KB)
----Mux2x1.sv(684B)
----runlab.do(2KB)
----README.md(202B)
----nor_wave.do(706B)
----negative.sv(308B)
----.gitattributes(378B)
----alu.sv(1KB)
----zero_test_testbench.sv(417B)
----zero_test.sv(628B)
----ks_sub_testbench.sv(419B)