文件名称:manchester
文件大小:21KB
文件格式:DOC
更新时间:2016-07-13 08:10:50
bianma
verilog语言描述 module bianma(din,rst,clk16x,clk96,start,tx,sr,state,clk_en,man); input rst,clk16x,start; input[7:0] din; output tx,clk96,sr,state,clk_en,man;
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bianma
verilog语言描述 module bianma(din,rst,clk16x,clk96,start,tx,sr,state,clk_en,man); input rst,clk16x,start; input[7:0] din; output tx,clk96,sr,state,clk_en,man;