QuartusII警告信息解析.doc

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文件名称：QuartusII警告信息解析.doc

文件大小：36KB

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更新时间：2013-04-10 16:43:22

QuartusII警告信息

QuartusII警告信息解析 1.Found clock-sensitive change during activeclockedge at time on register "" 原因：vector sourcefile中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是 不能在时钟边沿变化的。其后果为导致结果不正确。 措施：编辑vector source file 2.VerilogHDL assignment warning at : truncated value with size to match size of target (