文件名称：USB-Uart:用于带有RTSCTS硬件握手协议的USB UART接口的Verilog模块
文件大小：23KB
文件格式：ZIP
更新时间：2024-06-10 04:13:39
Verilog
USB-Uart 用于带有RTS / CTS硬件握手协议的USB UART接口的Verilog模块 这是我的verilog学习经验的一部分。 该项目的大部分内容来自该模块已进行了调整，可以处理RTS / CTS握手。 它已在Xilinx SPARTAN-6 FPGA SP605评估套件上实现。 已知的问题 此代码在SP605评估套件上以环回模式进行了测试，在该模式下，解串器循环回到串行器。 波特率115200 FPGA时钟速度为200 MHz 将时钟频率从27mhz增加到100mhz并未显示出数据质量的任何显着改善。 降低波特率也许可以减少数据损坏问题。 原因-仍然未知可能的位置-反序列化模块（UART_RX.v）
【文件预览】：
USB-Uart-master
----tx_test.v(1KB)
----UART_LOOPBACK.v(1KB)
----loopbacktest.v(2KB)
----UART_TX.v(2KB)
----LICENSE(18KB)
----USB-uart.xise(40KB)
----uart_test.v(3KB)
----Baud16Gen.v(781B)
----README.md(813B)
----python()
--------serialcom.py(538B)
----rx_test.v(2KB)
----top_loopback.v(1KB)
----BaudGen.v(820B)
----UART_RX.v(2KB)
----Baud8Gen.v(776B)
----baudtest.v(1KB)
----UART-IP.v(2KB)