FPGA数字信号处理（一）数字混频

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文件名称：FPGA数字信号处理（一）数字混频

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更新时间：2021-06-19 09:12:31

FPGA Quartus Verilog

数字混频的Veriloag代码，Quartus工程，含testbench仿真。程序设计系统时钟5MHz，625kHz的输入信号与625kHz的本振信号做混频，根据混频原理会得到1.25MHz的和频信号与0Hz（直流），将直流滤除掉得到1.25MHz的有效信号。