文件名称：FPGA：除法器设计.doc
文件大小：501KB
文件格式：DOC
更新时间：2022-10-29 13:54:11
FPGA
设计一个除法器，能在Basys2开发板上实际运行。 被除数为16位，除数为8位，被除数和除数都用按键输入，结果用数码管显示，设置一个使能开关，开关朝上拨时才进行运算。由于数码管和按键等资源数量较少，因此可以考虑采取下面的方案实现。 使用2个开关决定状态，例如SW1和SW0，SW1-SW0为00时用于输入被除数，通过4个按键输入4位16进制数，输入的数通过数码管显示；01时用于输入除数，通过2个按键输入2位16进制数，输入的数通过数码管显示；10时显示商；11时显示余数。