文件名称：串口接收并口发送FIFO
文件大小：406KB
文件格式：RAR
更新时间：2015-01-24 17:07:21
verilog 串口接收并口发送 FIFO
一个串行接收，并行发送的缓存器，其数据存储使用双端口SRAM（一读一写）实现，SRAM大小为深64、宽32位（64字×32位，使用提供的双端口SRAM见目录rf2shd4）。缓存器按一位串行输入接收数据，缓存器位置全满后不再接收串行数据输入；并根据读数请求，按接收数据的顺序，将接收完整的32位数据发送出去，并标记该缓存器位置为空，又可以放置新的串行输入数据。 在接收方式上，设计了同步串行接收和异步串行接收。
【文件预览】：
SRAM
----异步接收SRAM()
--------test_SRAM2.v(4KB)
--------SRAM2.v(1KB)
--------test_Asynchronous_Receive.v(6KB)
--------Memory.v(1KB)
--------Asynchronous_Receive.v(4KB)
----同步接收SRAM()
--------Synchronous_Receive.v(4KB)
--------SRAM.v(1KB)
--------test_Synchronous_Receive.v(2KB)
--------test_Memory.v(1KB)
--------test_SRAM.v(2KB)
--------Memory.v(1KB)
----设计及验证文档.docx(422KB)