文件名称：verilog进阶学习--黑金verilog那些事儿
文件大小：78.12MB
文件格式：RAR
更新时间：2022-05-06 11:17:39
verilo 黑金 SPARTA XILINX
很好的verilog学习资料，主要讲怎么用verilog进行模块建模和时序实现，可以节省很多摸索时间，感谢大神akuei2写下这本笔记，学习顺序建议是“扫盲篇”--“建模篇”--“时序篇”
【文件预览】：
04_黑金Verilog那些事儿系列教程
----FPGA那些事儿--Modelsim仿真技巧REV6.0.pdf(9.46MB)
----VerilogHDL那些事儿_建模篇.pdf(8.55MB)
----FPGA那些事儿--TimeQuest静态时序分析REV7.0.pdf(10.83MB)
----Verilog_HDL_那些事儿_时序篇v2.pdf(17.09MB)
----VerilogHDL扫盲文.pdf(3.23MB)
----VerilogHDL那些事儿-整合篇.pdf(42.23MB)