文件名称：高速串行数字接口数据恢复模块Verilog代码
文件大小：8KB
文件格式：V
更新时间：2015-05-31 10:16:15
CDR 高速串行 数据恢复 过采样 verilog
对串行通信接口进行数据恢复的verilog代码，采用过采样技术将串行bit流数据还原成并行字节输出，在EP3系列FPGA上可达到200Mbps以上的速率
高速串行数字接口数据恢复模块Verilog代码
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网友评论
- 过采样的方法，最后因为FPGA能够倍频的最大限值不够，没有使用
- 用过采样的方法，比用PLL方法简单，适合FPGA来实现
- 过采样方法恢复串行数据时钟，始终可能会有较大抖动
- 觀念簡單 但是沒有考慮實際使用時信號Jitter抖動問題
- 用过采样的方法进行串行数据的恢复，对于没有CDR功能的fpga用基进行串行数据的恢复还是很好的