文件名称:verilog -------二路选择器
文件大小:165B
文件格式:BAK
更新时间:2018-08-28 03:39:51
FPGA
FPGA基础 always@(*) if(in_s==0) out=in_a; else out=in_b;
文件名称:verilog -------二路选择器
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更新时间:2018-08-28 03:39:51
FPGA
FPGA基础 always@(*) if(in_s==0) out=in_a; else out=in_b;