verilog语言编写的简易计算器

时间：2015-04-29 09:46:06
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文件名称：verilog语言编写的简易计算器

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更新时间：2015-04-29 09:46:06

verilog，系统设计

这是东南大学强化班的数字电路实验中的系统设计题目之一

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网友评论

  • 内容有些简单了；
  • 文章内容还不错。
  • 还行，不过简单了点
  • 还行，不过有点简单
  • 内容稍显冗杂
  • 明明是用VHDL语言写的
  • 文章内容还不错。
  • 文件内容较多
  • 文件夹内容有点杂，新手理不清头绪

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