赛灵思高层次综合工具Vivado HSL加速FPGA设计

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文件名称：赛灵思高层次综合工具Vivado HSL加速FPGA设计

文件大小：450KB

文件格式：PDF

更新时间：2017-01-07 04:52:04

Vivado HSL

高层次综合（HLS）是指自动综合最初用C、C++或SystemC语言描述的数字设计。工程师之所以对高层次综合如此感兴趣，不仅是因为它能让工程师在较高的抽象层面上工作，而且还因为它能方便地生成多种设计解决方案。利用HLS，您能探索各种可能性，分析面积和性能特点，最终确定一个方案在FPGA芯片上实现算法。