文件名称：MIPS五级流水线_实验代码.zip
文件大小：34KB
文件格式：ZIP
更新时间：2023-07-19 14:19:42
verilog 5级流水线 CPU stall
1)用硬件描述语言（Verilog）设计MIPS流水线CPU，支持如下指令集： {add,addi,addiu,addu,and,andi,beq,bne,divu,j,jal,jr,lb,lbu ,lhu,lui, lw,multu,mfhi,mflo,or,ori,slt,slti,sltu,sll,sra,srl,sb,sh,sw,sub,sub} 2)用仿真软件Modelsim对有数据冒险和控制冒险的汇编程序进行仿真。
【文件预览】：
2018302110324_薛娟_实验代码
----ALU.v(2KB)
----mipstestloop_sim.dat(460B)
----WBstage.v(639B)
----ctrl.v(6KB)
----dm.v(442B)
----sccomp_tb.v(3KB)
----define.v(570B)
----IDstage.v(3KB)
----pipelinedcpu.mpf(85KB)
----pipelinedcpu.v(2KB)
----MUX.v(3KB)
----RF.v(2KB)
----im.v(197B)
----sccomp.v(2KB)
----IFstage.v(673B)
----MEMstage.v(1KB)
----EX.v(2KB)