怎样写testbench中文教程

时间:2012-04-30 08:39:19
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文件名称:怎样写testbench中文教程

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更新时间:2012-04-30 08:39:19

VHDL 测试激励 testbench

Testbench 不仅要产生激励也就是输入,还要验证响应也就是输出。当然也可以只产生 激励,然后通过波形窗口通过人工的方法去验证波形,这种方法只能适用于小规模的设计。 在 ISE 环境中,当前资源操作窗显示了资源管理窗口中选中的资源文件能进行的相关操 作。在资源管理窗口选中了testbench 文件后,在当前资源操作窗显示的ModelSim Simulator 中显示了4 种能进行的模拟操作,分别是:Simulator Behavioral Model(功能 仿真)、Simulator Post-translate VHDL Model(翻译后仿真)、Simulator Post-Map VHDL Model(映射后仿真)、Simulator Post-Place & Route VHDL Model(布局布线后仿真)。


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网友评论

  • 对于新手来说真是太有用了,介绍了测试常用的语法
  • 还可以,由于刚入门,学到了不少东西
  • 在搞xilinx的FPGA,用这个正合适
  • 没注意到竟然是ise的,我想要quartus生成testbench模板如何修改的??
  • vhdl的,想要verilog的,还是谢谢楼主了
  • 这才是正道 能用
  • testbench最终才是测试的正途
  • testbench最终才是测试的正途,多谢多谢
  • 没注意到竟然是ise的,我想要quartus生成testbench模板如何修改的,遗憾啊,但资料还是不错