文件名称：基于状态机的简易RISC CPU设计
文件大小：735KB
文件格式：7Z
更新时间：2020-11-21 14:41:46
RISC CPU
基于状态机的简易RISC CPU设计，包括夏宇闻老师Verilog数字系统设计中的文档说明和源码，很详细哟
【文件预览】：
Rsic_CPU
----RiscCpu（源码）()
--------addr_decode.v(575B)
--------counter.v(493B)
--------test2.pro(1KB)
--------clk_gen.v(3KB)
--------ram.v(336B)
--------datactl.v(307B)
--------test3.dat(494B)
--------cputop.v(7KB)
--------rom.v(220B)
--------test2.dat(442B)
--------test1.pro(3KB)
--------register.v(745B)
--------accum.v(350B)
--------test3.pro(1KB)
--------adr.v(345B)
--------machine.v(4KB)
--------alu.v(846B)
--------cpu.v(2KB)
--------machinectl.v(351B)
--------test1.dat(442B)
----基于状态机的简易RISC CPU设计.docx(783KB)