文件名称：课程设计报告含代码 秒表
文件大小：200KB
文件格式：RAR
更新时间：2020-04-07 17:12:33
FPGA VHDL 计时器 秒表
这是本人的课程设计报告，内含各个模块的完整代码及仿真截图，功能如下：此秒表有两个按键（reset， start）按下reset键后，秒表清零，按下start键后，开始计时， 再次按下start键后， 停止计时， 用FPGA开发板上的两个七段数码管显示时间（以秒为单位），计时由0 到 59 循环。 高级要求（可选）：实现基本要求的前提下，增加一个按键（select），用于轮流切换两个七段数码管分别显示百分之一秒，秒，分钟。 规格说明： 1.通过按下reset键（异步复位），将秒表清零，准备计时，等检测到start键按下并松开后，开始计时 。如果再次检测到start键按下并松开后，停止计时。通过不断检测start键，来确定秒表是否开始计时 2.在秒表计时时，七段数码管能够循环的由00…59,00…59…。 3.开始默认两个七段数码管显示秒， 在检测到select键按下并松开后，数码管切换到显示分钟，再次检测到select键按下并松开后，数码管切换到显示百分之一秒，当再次检测到select键按下并松开后，数码管切换到重新显示秒。 4.在秒表停止时，数码管依然能够正常切换显示百分之一秒，秒，分钟。
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计时器.doc