文件名称：uart_example.zip
文件大小：5KB
文件格式：ZIP
更新时间：2022-07-15 11:19:49
ZYNQ Uartlite Verilog
在SOC的搭建过程中，CPU通过AMBA规范的AHB-lite总线通过控制模块和外部设备进行数据的交互，这里用Verilog描述了一个串口，实现了CPU和外部设备的数据交换和通信。
【文件预览】：
uart_example
----AHBUART2.v(3KB)
----uart_tx2.v(2KB)
----uart_rx2.v(2KB)
----baudgen2.v(514B)
----AHBUART.txt(0B)
----fifo2.v(2KB)