文件名称：FPGA经验谈-时钟树
文件大小：245KB
文件格式：DOC
更新时间：2016-05-30 01:47:45
FPGA
FPGA经验谈 FPGA/CPLD 数字电路设计经验 技术交流讲义 FPGA/CPLD数字电路设计经验分享 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。