硬件综合设计报告_and_源码_2017218007文华.7z

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文件名称：硬件综合设计报告_and_源码_2017218007文华.7z
文件大小：7.21MB
文件格式：7Z
更新时间：2023-09-28 03:10:56
合肥工业大学 硬件综合设计 全冒险处理机制 MIPS五段流水CPU Verilog 合肥工业大学宣城校区2020年《系统硬件综合设计》的报告与项目源代码（含测试数据）。Verilog实现，ModelSim SE 2019.2开发，支持全冒险处理机制的MIPS五段流水CPU，可以跑MIPS-C3的所有50条指令。 https://github.com/25thengineer/HFUT_2020_MIPS_CPU

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硬件综合设计报告_and_源码_2017218007文华
----硬件综合设计报告_2017218007文华.pdf(3.47MB)
----硬件综合设计报告_2017218007文华.docx(3.93MB)
----CPU_WH()
--------MIPS_TB.v(5KB)
--------ALU.v(2KB)
--------vsim.wlf(64KB)
--------Ext.v(673B)
--------code1.txt(2KB)
--------RegFile.v(970B)
--------IM.v(649B)
--------CPU_WH.cr.mti(5KB)
--------Ctrl.v(7KB)
--------data_stalls_CPU_1.data(58B)
--------work()
--------RegM.v(2KB)
--------transcript(8KB)
--------NPC.v(731B)
--------DMExt.v(2KB)
--------PC.v(740B)
--------pre_test.data(10KB)
--------MD.v(1KB)
--------CPU_WH.mpf(110KB)
--------MUX.v(708B)
--------code2.txt(1KB)
--------DM.v(1KB)
--------testbench_lhx.data(846B)
--------BECtrl.v(1KB)
--------RegE.v(4KB)
--------Hazard.v(3KB)
--------RegW.v(2KB)
--------testbench_wh_3.data(4KB)
--------StartCtrl.v(1007B)
--------RegD.v(688B)
--------MIPS.v(5KB)
--------Comp.v(612B)
--------testbench_wh.data(3KB)