【文件属性】：
文件名称：timing designer9,1
文件大小：34.01MB
文件格式：ZIP
更新时间：2016-03-17 06:12:21
fpga 数字电路 时序图 软件
一款灵活、交互式的时域分析和图示工具。适用于数字集成电路和印刷电路板设计。 Forte Design Systems公司的Chronology部门发布了新版本的TimingDesigner交互式时序分析和图表工具，以增强其项目管理和时序接口设计功能。 TimingDesigner新的项目管理器简化了时序信息交换，使用户能更有效地管理高性能接口的规范和分析，实现数字IC和电路板设计工作。该工具现在已允许用户在同一个项目内排列多个图表组元。组元和模块可以在单个树状结构中排列并显示，在项目图表中还提供了所有违反约束的概要列表。 设计人员也可将不同组元的两个图表合并，创建出一个能自动处理组元连接，有助于管理重复信号和传播延迟的接口。现在，设计人员可以对特定图表及其相关路径实现本地化库管理，避免通过网络访问大型资源库而耗费大量时间。为了简化分析，节省调试时间，设计人员还可以为其图表选定使用的最小或最大值(而不是同时选定最大和最小值)，以便执行最佳或最差时序分析。 TimingDesigner 还提供了波形分配器的信号可视化分组、字体修改器能更好地支持文档样式向导、解码值可在信号、导出信号和总线的有效边沿显示、内置了新的电子数据表，功能，提高了分析报告生成能力等增强功能。 TimingDesigner支持Microsoft Windows、Sun Solaris、HP-UX和Linux平台。TimingDesigner的最低售价为2,640美元(仅供参考)，根据配置不同有所差别。
【文件预览】：
TimingDesigner 9.103
----setup.exe(34.29MB)
----license.dat(110B)
----说明.txt(228B)