SystemVerilog语言简介

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文件名称：SystemVerilog语言简介

文件大小：113KB

文件格式：DOC

更新时间：2019-06-23 04:21:47

System Verilog 验证

SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。