VERILOG CPUs设计架构

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文件名称：VERILOG CPUs设计架构
文件大小：153KB
文件格式：DOC
更新时间：2012-09-10 09:16:12
ALU设计 建立数据路径 除了寄存器AC外，我们还需要以下几个寄存器： 地址寄存器 A[5：0]， 保存6位地址。 程序计数器 PC[5：0]，保存下一条指令的地址。 数据寄存器 D[7：0]，接受指令和存储器来的数据。 指令寄存器 IR[1：0]，存储指令操作码。 地址端口数据A[5：0]是从地址寄存器中读出的，所以取指第一个执行的状态是 Fetch1： AR<—PC 接下来cpu发出read信号，并把数据从存储器M中读入数据寄存器DR中。同时pc加一。 Fetch2： DR<—M，PC<—PC+1 接下来把DR[7：6]送IR，把DR[5：0]送AR