文件名称：数字频率计结题报告.doc
文件大小：898KB
文件格式：DOC
更新时间：2023-05-10 16:56:31
FPGA 数字频率计 嵌入式
本项目以现场可编程逻辑门阵列FPGA为核心，基于等精度测量频率的原理，利用Verilog硬件描述语言设计实现了频率计内部功能模块。采用STC89C52单片机与FPGA通信，将得到的数据运算处理,利用液晶显示器LCD1602对测量的频率、占空比、时间间隔等实时显示，充分发挥FPGA的高速数据采集能力和单片机的高效计算与控制能力，使两者有机地结合起来。 系统硬件采用两通道进行输入，利用OPA847小信号放大、TLV3501比较整形，得到FPGA能够顺利读取的频率的信号。为减小高频测频信号的耦合干扰和信号衰减，将放大整形电路进行PCB设计，经测试，整形输出方波波形很正，能为后面FPGA提供很好的测试信号。 经过整体测试，本设计能够满足题目所有的要求。