用verilog语言在FPGA通讯工程中实现BCD译码

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文件名称：用verilog语言在FPGA通讯工程中实现BCD译码

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更新时间：2023-08-07 04:25:02

FPGA BCD译码 数据上传 Verilog

用verilog的for循环实现了0-99999之间数据的BCD译码，方便FPGA中AD采集和串口通讯间等数据传输，一个时钟大概就可以实现一次译码。已经在8路16位的AD采集的FPGA程序中测试运行，可以实现采集数据后，发送到上位机通过ascl码显示8路数据。可以当成模块直接在自己的程序中调用译码即可