verilog奇偶分频

时间:2017-04-22 13:49:54
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文件名称:verilog奇偶分频

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更新时间:2017-04-22 13:49:54

奇偶分频

always@(posedge clk) begin if (cnt1==M) cnt1<=1'b0; else cnt1<=cnt1+1'b1; if(cnt1==1'b0) clk_temp1=1; if(cnt1==N) clk_temp1=0; end always@(negedge clk) begin if (cnt2==M) cnt2<=1'b0; else cnt2<=cnt2+1'b1; if(cnt2==1'b0) clk_temp2=1; if(cnt2==N) clk_temp2=0; end


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