奇数分频FPGA设计完整Verilog程序

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文件名称：奇数分频FPGA设计完整Verilog程序

文件大小：4KB

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更新时间：2022-04-10 07:18:21

fpga  verilo

奇数分频FPGA设计.利用主时钟的上升沿和下降沿分别产生6分频的时钟clk_1to3P和clk_1to3N，该时钟占空比为1/3，即高电平1个周期，电平2个周期。再利用两个时钟的高电平交叉部分刚好=1.5倍源时钟，“异或”后，得到3分频的时钟clk_out，即1.5倍的高电平和1.5倍的低电平。以及5分频的拓展通用设计