基于Verilog的异步FIFO设计

【文件属性】：

文件名称：基于Verilog的异步FIFO设计

文件大小：1.68MB

文件格式：ZIP

更新时间：2017-04-23 03:59:18

Verilog 异步FIFO

本设计是基于Verilog的异步FIFO的设计，所需的RAM由IP core例化而来，不是自己设计的，因而时序性要好。同时读写位宽不一样。写位宽为8bit，读位宽为32bit。