文件名称：EDA-chc课件
文件大小：49.82MB
文件格式：RAR
更新时间：2017-01-11 07:08:38
课件
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EDA-chc课件
----nios教程()
--------nios2_c语言编程.doc(67KB)
--------北航NIOS教程.ppt(4.41MB)
--------NIOSII嵌入式教材.pdf(1.31MB)
--------NIOSII教程.doc(10.93MB)
----第4章 Verilog.ppt(684KB)
----第5讲、ModelSim软件使用方法和技巧()
--------【视频】第5讲、ModelSim软件使用方法和技巧.rar(18.89MB)
----第四章-Verilog语法.ppt(273KB)
----第5章 常用EDA工具软件.ppt(2.82MB)
----第7章 VHDL和Verilog HDL实现的设计实例(逻辑与时序).ppt(626KB)
----第10章 VHDL和Verilog HDL实现的设计实例(逻辑与时序).ppt(626KB)
----第3章 quatus的使用.ppt(2.03MB)
----第6章 例化与引用.ppt(99KB)
----第8章 状态机设计（VHDL） .ppt(1.1MB)
----signat tap使用.doc(1.09MB)
----第1章 EDA概述.ppt(1.52MB)
----第7章 宏模块（库）.ppt(848KB)
----第4章4 时钟和时序的设计基本方法.ppt(73KB)
----第2章 可编程逻辑器件发展简述.ppt(184KB)
----第5章 引脚锁定.ppt(74KB)
----veirlog常用的关键字及应用.doc(38KB)
----第8章 状态机.ppt(797KB)
----第4章3.verilog基本设计.pdf(897KB)
----第4章1 Verilog词法.ppt(622KB)
----已解锁-韩山师院-FPGA快速开发教程.pdf(1.18MB)
----verilog程序模型.doc(25KB)
----第11章 常用EDA工具软件.ppt(2.82MB)
----第4章2 Verilog语法.ppt(276KB)
----第七章_有限状态机和可综合风格的Verilog_HDL.pdf(8.51MB)