文件名称：在Xilinx开发环境ISE13.2上用MI*生的DDR3 SDRAM控制器
文件大小：238KB
文件格式：ZIP
更新时间：2015-03-23 04:50:53
Xilinx MIG DDR3
在Xilinx开发环境ISE13.2上用MI*生的DDR3 SDRAM控制器
【文件预览】：
user_design
----par()
--------DDR3_Design.ucf(10KB)
--------rem_files.bat(8KB)
--------set_ise_prop.tcl(5KB)
--------ila_coregen.xco(4KB)
--------DDR3_Design.cdc(13KB)
--------ise_run.txt(1KB)
--------ise_flow.bat(4KB)
--------makeproj.bat(28B)
--------vio_coregen.xco(2KB)
--------mem_interface_top.ut(385B)
--------icon_coregen.xco(1KB)
--------readme.txt(6KB)
--------create_ise.bat(3KB)
----datasheet.txt(2KB)
----log.txt(2KB)
----mig.cgc(2KB)
----rtl()
--------mcb_controller()
--------infrastructure.v(10KB)
--------DDR3_Design.v(41KB)
--------memc_wrapper.v(65KB)
----tmp()
--------_cg()
----sim()
--------cmd_prbs_gen.v(10KB)
--------rd_data_gen.v(11KB)
--------sp6_data_gen.v(27KB)
--------afifo.v(7KB)
--------data_prbs_gen.v(5KB)
--------write_data_path.v(6KB)
--------sim.do(5KB)
--------isim.bat(3KB)
--------read_data_path.v(15KB)
--------mcb_traffic_gen.v(26KB)
--------ddr3_model_parameters_c4.vh(152KB)
--------DDR3_Design.prj(1KB)
--------cmd_gen.v(30KB)
--------memc_tb_top.v(85KB)
--------isim.tcl(3KB)
--------wr_data_gen.v(11KB)
--------ddr3_model_c4.v(146KB)
--------v6_data_gen.v(119KB)
--------init_mem_pattern_ctr.v(23KB)
--------sim_tb_top.v(34KB)
--------tg_status.v(5KB)
--------read_posted_fifo.v(8KB)
--------readme.txt(5KB)
--------mcb_flow_control.v(17KB)
----mig.prj(3KB)
----synth()
--------script_synp.tcl(1KB)
--------DDR3_Design.lso(6B)
--------DDR3_Design.prj(460B)
--------mem_interface_top_synp.sdc(1KB)