文件名称：CMPE_297-1_CourseProject:CMPE 297-1的课程项目
文件大小：263KB
文件格式：ZIP
更新时间：2024-04-07 04:02:19
Verilog
CMPE_297-1_CourseProject CMPE 297-1的课程项目。 项目设置 创建ZYBO目标项目 链接github源（不要选择复制到项目;选择从子目录添加）a）将'design / src'添加为设计源目录b）添加'ver / dat / a4_polling.dat'作为设计源c）添加'design / constraints /Zybo-Z7.xdc'作为约束文件 创建axi_dut_iface AxiIp a）工具>创建并打包新IP>创建名为'axi_dut_iface'的新AXI4 Periph b）从'design / src / axi_ip / *。v'替换磁盘上的axi_ip源c）窗口> IP目录；搜索axi_dut_iface，[右键单击]在IP Packager中编辑d）'合并'；查看并打包>重新打包IP 块设计（实验性..）a）添加“ design
【文件预览】：
CMPE_297-1_CourseProject-main
----.gitignore(75B)
----bin()
--------bitstream.bit.bin(3.86MB)
----val()
--------results()
--------src()
----ver()
--------testbenches()
--------waveforms()
--------dat()
--------asm()
----scripts()
--------load-driver.tcl(143B)
--------mkdir_firmware(23B)
--------gen-bitbin.tcl(467B)
--------load-bitbin.tcl(211B)
--------make_driver(16B)
--------load-all.tcl(76B)
--------echo_bitstream(82B)
----README.md(3KB)
----localbin()
--------.emptyfile(0B)
----design()
--------src()
--------constraints()
--------block()
--------diagrams()