文件名称：DDS
文件大小：26KB
文件格式：ZIP
更新时间：2024-04-06 12:30:55
Python
直接数字合成器 概述 这是用系统Verilog编写的DDS核心。 它使用四分之一浪潮加上可选的taylor级数逼近。 该代码针对带有Vivado 2020.2的XILINX系列7 FPGA进行了优化和测试，但也可以在其他产品上使用。 在那种情况下，某些寄存器的宽度可能不是最佳的，大多数寄存器的宽度目前都经过优化以适合于DSP48E1单元。 sin-cos lut使用的查找表需要使用tools / generate_sine_lut.py脚本进行预先计算。 生成的十六进制文件需要放在$ readmemh命令可以找到它的位置。 这可能会因所使用的合成器而异。 参数 PHASE_DW选择相位输入的位数 OUT_DW选择输出的位数 USE_TAYLOR如果设置为1，则启用泰勒级数校正 如果USE_TAYLOR = 0，则不使用LUT_DW。在这种情况下，LUT_DW设置为PHASE_DW-2，这
【文件预览】：
DDS-master
----hdl()
--------core_config.tcl(2KB)
--------dds.sv(13KB)
----tools()
--------plot_sim_output.py(548B)
--------generate_sine_lut.py(2KB)
----model()
--------dds_model.py(2KB)
----lut_data()
--------sine_lut_9_16.hex(3KB)
----tests()
--------test_dds.py(9KB)
--------Makefile(992B)
--------spectral_analysis.py(7KB)
----LICENSE(34KB)
----README.md(2KB)