文件名称：formal:体验Verilog和VHDL的形式验证
文件大小：635KB
文件格式：ZIP
更新时间：2024-06-10 00:40:45
Assembly
正式验证 其他人都在我之前来到这里，现在轮到我了！ 是用于验证实现的正确性的工具。 传统的验证策略依靠手工制作的测试平台为DUT提供刺激。 正式验证旨在使该过程自动化。 在我看来，这两种方法（测试平台和正式方法）是相辅相成的，而不是相互替代的。 安装工具 我编写了一个其中包含有关如何安装所有必需工具的指南。 在VHDL中进行形式验证 要对VHDL使用形式验证，我们需要学习 。 VHDL文件增加了诸如assert ， assume和cover验证命令。 此外，必须使用一些其他命令行参数来启动SymbiYosys工具。 在以下示例中对此进行了演示。 使用形式验证的示例设计 。 这是一种形式的“ hello world”形式验证。 。 另一个简单但有用的模块。 。 小FIFO可用于时序收敛。 。 小FIFO可用于时序收敛。 。 连接两个弹性管道流。 。 这是为了学习叉骨总线协议