sys_clk_100M_to_clk_1K.v

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文件名称：sys_clk_100M_to_clk_1K.v

文件大小：2KB

文件格式：V

更新时间：2022-04-04 09:31:38

fpga verilo PWM 分频

FPGA实现对100MHz的方波10分频，输入sys_clk_100M=100MHz，输出clk_1K=1KHz。