文件名称：verilog-mersenne:Mersenne Twister PRNG的Verilog实现
文件大小：26KB
文件格式：ZIP
更新时间：2024-05-31 18:15:26
Python
Verilog Mersenne Twister自述文件 有关更多信息和更新： : GitHub存储库： : 介绍 这是Mersenne Twister伪随机数生成器的实现，该生成器使用MyHDL测试平台以Verilog编写。 文献资料 主要代码存在于rtl子目录中。 32位和64位实现分别完全包含在文件axis_mt19937.v和axis_mt19937_64.v中。 axis_mt19937实现32位mt19937ar算法，而axis_mt19937_64模块实现64位mt19937-64算法。 唯一的接口差异是AXI流接口的宽度。 初始化之后，两个内核都可以在每个时钟周期输出数据。 AXI流接口是一种非常标准的并行总线。 数据输出由tdata信号承载，而tvalid和踩踏信号执行握手。 在断言tvalid的同时，tdata上的数据有效，并且一直保持到断断续续。 仅当同时
【文件预览】：
verilog-mersenne-master
----.gitignore(33B)
----rtl()
--------axis_mt19937_64.v(8KB)
--------axis_mt19937.v(8KB)
----.travis.yml(443B)
----tb()
--------mt19937_64.py(4KB)
--------test_axis_mt19937.v(2KB)
--------mt19937.py(4KB)
--------test_axis_mt19937.py(4KB)
--------axis_ep.py(17KB)
--------test_axis_mt19937_64.py(4KB)
--------test_axis_mt19937_64.v(2KB)
----COPYING(1KB)
----c()
--------mt19937ar.c(6KB)
--------mt19937-64.c(6KB)
----README.md(3KB)
----README(9B)
----AUTHORS(40B)