文件名称：verilog-pcie:Verilog PCI Express组件
文件大小：876KB
文件格式：ZIP
更新时间：2024-05-19 08:45:10
Verilog
Verilog PCI Express组件自述文件 有关更多信息和更新： : GitHub存储库： : 介绍 PCI Express相关组件的集合。 包括PCIe至AXI和AXI lite桥接器，简单的PCIe AXI DMA引擎以及灵活的高性能DMA子系统。 当前支持使用64位和512位接口的Xilinx Ultrascale和Ultrascale Plus PCIe硬IP内核。 包括利用完整cocotb测试平台。 文献资料 PCIe AXI和AXI lite主站 pcie_us_axi_master和pcie_us_axil_master模块提供了PCIe和AXI之间的桥梁。 这些可用于实现PCIe BAR。 pcie_us_axil_master模块是一个非常简单的模块，用于提供寄存器访问，仅支持32位操作。 pcie_us_axi_master模块更加复杂，将PCIe操