文件名称：Content-Addressable-Parallel-Processors
文件大小：1.38MB
文件格式：ZIP
更新时间：2024-04-08 19:36:24
Verilog
内容可寻址并行处理器 这是在Caxton C创始人的书“内容可寻址内存”中找到的简单CAPP的实现。 您可以在它们的特定文件中找到可以相互配合使用的所有不同模块。 CAPP.v包含主模块。它使用下面的所有模块，并且位于顶层。 compare.v包含3个输入，来自2个寄存器的导线，比较和掩码以及控制搜索功能的导线。该模块输出64条不匹配线，每位2条。 cells.v包含主要的存储单元，目前它们只有几百个，以减少TinyFPGA Bx的资源复杂性，但可以轻松增加。每个单元的每个位都有不同的线连接，分别是写线，读线和匹配线。单元输出每个单元的标签 tags.v包含所有标签的电路。它具有select_first，set和mismatch行作为输入。它输出标签的值。 srff_behave.v包含一个帮助程序模块，用于在tags.v和cells.v中用于写入值的简单触发器。 control
【文件预览】：
Content-Addressable-Parallel-Processors-master
----compare.v(693B)
----pins.pcf(329B)
----cells.v(2KB)
----usb()
--------usb_fs_out_pe.v(11KB)
--------edge_detect.v(381B)
--------usb_uart_ecp5.v(3KB)
--------usb_fs_rx.v(11KB)
--------usb_uart_core.v(10KB)
--------usb_fs_in_pe.v(11KB)
--------serial.v(1KB)
--------usb_fs_out_arb.v(502B)
--------usb_uart_x7.v(3KB)
--------usb_uart_i40.v(2KB)
--------usb_fs_tx_mux.v(425B)
--------usb_serial_ctrl_ep.v(15KB)
--------usb_reset_det.v(664B)
--------usb_uart_bridge_ep.v(13KB)
--------usb_uart.v(10KB)
--------usb_fs_in_arb.v(804B)
--------usb_fs_pe.v(6KB)
--------usb_fs_tx.v(6KB)
----LICENSE(1KB)
----CAPP_control.py(3KB)
----capp_module.v(852B)
----srff_behave.v(211B)
----pll.v(679B)
----.gitignore(59B)
----FPGA-CAPP research paper()
--------images()
--------references.bib(322B)
--------sections()
--------preamble.tex(1KB)
--------author.tex(360B)
--------main.tex(759B)
--------acronym.tex(422B)
----Makefile(2KB)
----README.md(3KB)
----tags.v(775B)
----CAPP.v(8KB)