文件名称：XHDL之VHDL与Verilog语言互相转化
文件大小：19.25MB
文件格式：ZIP
更新时间：2018-03-31 07:43:56
vhdl_Verilog
完美支持FPGA编写的vhdl语言与Verilog语言之间的互相转化，便于初学者同时掌握两种语言，以及更好地学习FPGA
【文件预览】：
XHDLrj
----西西软件园.txt(89B)
----西西软件园.url(132B)
----xhdl-4.2.1-demo-mode-restriction-patch.zip(35KB)
----X-HDL-4.2.1-Setup.exe(19.44MB)