基于Verilog的同步FIFO的设计(例化IP core) 时间:2017-04-23 03:56:18 【文件属性】: 文件名称:基于Verilog的同步FIFO的设计(例化IP core) 文件大小:426KB 文件格式:ZIP 更新时间:2017-04-23 03:56:18 Verilog FIFO 本设计是采用Verilog设计的同步FIFO,读写位宽为8位。FIFO需要的RAM是由IP core 例化而来的,时序性能比较好。 立即下载