【文件属性】:
文件名称:16位有余除法器的fpga实现(verilog)
文件大小:3KB
文件格式:V
更新时间:2021-04-03 09:55:32
verilog
16位有余除法器的fpga实现(verilog)代码
module div_uu(
clk,
rst,
clk_en,
nom, //beichushu
den, //chushu
quo, //shang
div_end
);
网友评论
- 这写的是什莫,能运行吗,就只是为了赚钱,不讲求质量,举报