文件名称：一个简单的100进位计数器
文件大小：2KB
文件格式：TXT
更新时间：2016-12-30 06:48:29
100进位 VHDL 测试通过
100进位 VHDL 测试通过 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_unsigned.ALL; entity cuont is Port ( clk : in STD_LOGIC; rst : in STD_LOGIC; y : out STD_LOGIC_VECTOR (7 downto 0)); end cuont;