Verilog实现viterbi 译码

【文件属性】：

文件名称：Verilog实现viterbi 译码

文件大小：40KB

文件格式：DOC

更新时间：2021-10-11 10:25:29

卷积编码译码 Verilog viterbi译码

本文提供Verilog的viterbi译码代码，里面包括top顶层模块和testbench测试模块，导入vivado中即可仿真使用。要求使用者熟悉Verilog语言以及viterbi译码原理。具体其他原理资料可以自己了解。