文件名称：夏宇闻 Verilog数字系统设计课件
文件大小：1.02MB
文件格式：RAR
更新时间：2012-12-18 08:01:11
夏宇闻 Verilog
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【文件预览】：
夏宇闻 数字系统设计
----上册例题()
--------第8章例题.doc(171KB)
--------第2章例题.doc(39KB)
--------第12章例题.doc(51KB)
--------第15章例题.doc(64KB)
--------第18章例题.doc(176KB)
--------第7章例题.doc(64KB)
--------第9章例题.doc(36KB)
--------第4章例题.doc(34KB)
--------关于上册例题的说明.doc(20KB)
--------第5章例题.doc(99KB)
--------第11章例题.doc(30KB)
--------第10章例题.doc(47KB)
--------第16章例题.doc(106KB)
--------第17章例题()
--------第16章例题()
--------第13章例题.doc(70KB)
--------第14章例题.doc(66KB)
--------第6章例题.doc(81KB)
----下册例题()
--------关于下册例题的说明.doc(20KB)
--------练习11.doc(112KB)
--------练习1-9.doc(96KB)
--------练习10.doc(45KB)
--------练习12.doc(54KB)
----嵌入式 CPLD FPGA SOPC.txt(130B)
----ppt课件()
--------教程逻辑部分2004.ppt(381KB)
--------教程范例2004.ppt(244KB)
--------Verilog教程2004.ppt(429KB)
--------教程语法细节2004.ppt(683KB)
----北航夏宇闻verilog讲稿ppt()
--------语法进阶.ppt(317KB)
--------语法.ppt(654KB)
--------语法2.ppt(297KB)
--------示例.ppt(156KB)
--------语法入门.ppt(194KB)
--------HDL.ppt(432KB)