文件名称：SVM分类器Verilog设计材料
文件大小：908KB
文件格式：ZIP
更新时间：2022-03-07 16:49:22
SVM FPGA Verilog
SVM经典分类器设计材料及Verilog Python代码，可用于设计参考
【文件预览】：
SVM-Gaussian-Classification-FPGA-master
----Readme.md(749B)
----Verilog Codes()
--------tb.v(2KB)
--------sub_table.v(16KB)
--------ram_x.v(485B)
--------ram_ai.v(471B)
--------ram_z.v(474B)
--------part_1.v(5KB)
--------add_table.v(16KB)
--------lookup_table.v(17KB)
--------top_module.v(783B)
--------part_2.v(3KB)
--------lut_ai.v(3KB)
--------adder_l1.v(463B)
----Python_Code_Tester()
--------init_x.dat(8KB)
--------Hello(6B)
--------init_a.dat(21KB)
--------init_z.dat(4.59MB)
--------python1.py(10KB)